CPUが大きくならないのはなぜですか？
CPUは比較的小型であり、エンジニアは常にCPUを小型化し、同じ表面により多くのトランジスタを搭載しようとしています。
CPUが大きくならないのはなぜですか？約260mmの場合2 ダイは7億5800万個のトランジスタを保持できます（AMD Phenom II x4955）。次に520mm2 トランジスタの2倍の量を保持でき、技術的にはクロック速度またはコアを2倍にすることができるはずです。なぜこれが行われないのですか？
一般的には正しいです。短期的には、並列化を増やすことは実行可能であるだけでなく、onlyの方法です。実際、マルチコア、キャッシュ、パイプライン、ハイパースレッディングはまさにあなたが提案するものです。つまり、チップ領域の使用を増やすことによる速度の向上です。もちろん、形状の縮小は、ダイ領域の使用の増加と衝突しません。ただし、 ダイイールド は大きな制限要因です。
ダイの歩留まりは、ダイのサイズに反比例して増加します。大きなダイは、ウェーハエラーを「キャッチ」する可能性が高くなります。ウェーハエラーがダイに当たった場合、それを捨てることができます。ダイの歩留まりは明らかにダイのコストに影響します。したがって、コストとダイあたりの利益の観点から最適なダイサイズがあります。
非常に大きなダイを製造する唯一の方法は、フォールトトレラントで冗長な構造を統合することです。これは、Intelが Terra-Scaleプロジェクト でやろうとしていることです（更新：そして、Danが指摘しているように、毎日の製品ですでに実践されていることです）。
多くの技術的な懸念があります（パスの長さが長くなりすぎて効率が低下し、電気的干渉がノイズを引き起こします）が、主な理由は単純に多くのトランジスタは熱すぎて十分に冷却できないです。これが、ダイのサイズを縮小することに熱心な理由です。同じ熱レベルでパフォーマンスを向上させることができます。
ここに示されている答えのいくつかは良い答えです。 CPUのサイズを大きくすることには技術的な問題があり、対処するのにより多くの熱につながります。しかし、十分に強力なインセンティブがあれば、それらはすべて克服可能です。
私が中心的な問題であると私が信じていることを付け加えたいと思います：経済学。 CPUはウェーハで作られています このように 、ウェーハあたりのCPUの数は多いです。実際の製造コストはウェーハあたりであるため、CPUの面積を2倍にすると、ウェーハに収まるのは半分になり、CPUあたりの価格は2倍になります。また、すべてのウェーハが常に完璧であるとは限らず、エラーが発生する可能性があります。したがって、領域を2倍にすると、特定のCPUで障害が発生する可能性が2倍になります。
したがって、経済的な観点から、彼らが常に物事を小さくしている理由は、価格/性能の決定要因であるより良い性能/ mm ^ 2を得るためです。
TL; DR：前述の他の理由に加えて、CPUの面積を2倍にすると、コストが2倍以上になります。
プロセッサにトランジスタを追加しても、自動的に高速になるわけではありません。
パス長の増加==クロックレートが遅くなります。
トランジスタを追加すると、パスの長さが長くなります。増加したものは価値のあるものとして使用する必要があります。そうしないと、コスト、熱、エネルギーが増加しますが、パフォーマンスは低下します。
もちろん、いつでもコアを追加できます。なぜ彼らはこれをしないのですか？まあ、彼らはそうします。
あなたの一般的な仮定は間違っています。ダブルサイズのダイを備えたCPUは、2倍の速度で動作できることを意味するわけではありません。これにより、コア（32コアまたは64コアの一部のIntelメニーコアチップを参照）またはより大きなキャッシュを追加するためのスペースが追加されるだけです。しかし、現在のソフトウェアのほとんどは、3つ以上のコアを利用できません。
したがって、ダイのサイズが大きくなると、同じ高さになることなく価格が大幅に上昇します。これは、CPUがそのままである（単純化された）理由の1つです。
電子機器では、SMALLER = FASTER3GHzは20MHzよりもはるかに小さい必要があります。相互接続が大きいほど、ESRが大きくなり、速度が遅くなります。
トランジスタの数を2倍にしても、クロック速度は2倍にはなりません。
恐竜のように、人工的であろうとなかろうと、大きな生きているものは緩いです。比率面積/体積は彼らの生存にとって公平ではありません：エネルギーについての制約が多すぎます-あらゆる形態-出入りします。
CPUは、接続されたノード（トランジスタ）のネットワークと考えてください。より多くの機能を提供するために、ノードの数とノード間のパスはある程度増加しますが、その増加は直線的です。したがって、ある世代のCPUには100万のノードがあり、次の世代には150万のノードがある可能性があります。回路の小型化により、ノードとパスの数がより小さなフットプリントに凝縮されます。現在の製造プロセスは30ナノメートルまでです。
ノードごとに5ユニット、2つのノード間に5ユニットの距離が必要だとします。エンドツーエンドで、直線で1CMのスペースに22222ノードのバスを作成できます。正方形のCMで4億9300万ノードの行列を作成できます。回路の設計は、CPUのロジックを含むものです。スペースを2倍にすることは速度を上げるものではなく、回路がより多くの論理演算子を持つことを可能にするだけです。または、マルチコアCPUの場合は、回路がより多くの作業を並列に処理できるようにします。電子が回路内をより長い距離を移動する必要があるため、フットプリントを増やすと、実際にはクロック速度が低下します。