PCIe 3.0 x8は、デュアルQSFP 40Gbit NICに十分な帯域幅を提供しますか？
作業プロジェクト用にデュアルQSFP40GBitネットワークカードを研究していますが、PCIe3.0の理論上の最大帯域幅に関していくつか質問があります。
現在、CDWでデュアルQSFP PCIe 3.0 x8カードを検討しています（ Mellanox MCX314A-BCBT ）が、PCIe x8が100％の使用率で両方の40ギガビットリンクに十分な帯域幅を提供するとは思いません。
Wikipedia は、PCIe3.0の理論上の最大帯域幅はレーンあたり985MB /秒であると述べています。したがって、私の計算では、PCIe 3.0x8の最大帯域幅は7880MB /秒になります。これが当てはまる場合、両方のリンクの使用率が100％の場合、カードはPCIe接続を飽和させます。
これが私の具体的な質問です：
デュアルQSFP40Gbitネットワークカードが出力できる最大帯域幅はどれくらいですか？
PCIe 8xが飽和する前に処理できる最大帯域幅はどれくらいですか？
これを計算する簡単な方法はありますか？
少し次元分析をする
7880メガバイト/秒をギガビットに変換 1秒あたり63.04ギガビット/秒
(63.04 gigabits per second)/(40 (gigabits per second)) = 1.576
このようなレイアウトがある場合：
ユニット（1）PCIe 3.0スロット、x8以上-> 8レーンに接続された1x 40Gbpsを提供する1枚のQSFPカード
ユニット（2）PCIe 3.0スロット、x8以上-> 8レーンに接続された1x 40Gbpsを提供する1枚のQSFPカード
...その後、各PCIeスロットが独自のレーンを取得するため、オーバーヘッドが発生して理論上のスループットを達成することが困難になるという事実を考慮しても、正常に機能します。
ただし、次のようなレイアウトがある場合：
ユニット（1）PCIe 3.0スロット、x8以上-> 8レーンに接続された（2 x 40 Gbps）を提供する1つのQSFPカード
...必要な帯域幅の1.576倍ではなく、実際には必要な帯域幅の0.788倍しかないため、正常に機能しません。
製造元は、イーサネットレイヤーでのプロトコルのオーバーヘッドにより、この制限が問題にならないほど遅くなるか、I/Oサブシステムまたはアプリのターン（ラウンドトリップ）のボトルネックがさらに低下すると考えています。ボード上の2つのポートの最大理論スループットが8レーンの理論スループットを超えるようにカードを設計するのは奇妙に思えますが、80 Gbpsのスループットの78％以上を実際に利用することを期待している場合は、 2枚のカードを購入し（理想的には、1つのポートで、別のモデルを見つけることができる場合）、各スロットの幅が少なくとも8レーンになるように別々のスロットに配置します。
PCIe 8xが飽和する前に処理できる最大帯域幅はどれくらいですか？
単一のPCIev3レーンの最大帯域幅は985MB /秒です。 （8.0ギガビット/秒）。
x8は、最大8つのPCIeレーンを使用できることを意味し、理論上最大64ギガビット/秒になります。
これは2つ未満の40Gビットリンクです。
したがって、両方のリンクをフルスピードで実行することはできません。ただし、実際にはそれで十分かもしれません。特にトラフィックがバーストしている場合。両方のチャネルが同時にバーストしない限り。