Verilogモジュールを別のファイルに含めたい。コードに含める方法と、ヘッダーファイルを含めるようにコードをコンパイルする方法を教えてください。 Cのようですか?
基本的な例では、両方を同じファイルに含めることができます 1日のverilogの4ページ目 。
同じフォルダー内のすべてのファイルが自動的に検出されます。
それらを含める Hello_World_Program_Outputに示すように または以下の例。
高度なワークフローでは、verilogファイルまたはconfigファイルをリストするfiles.fを使用して、インクルードディレクトリを指定できます。
(3)の例を含める:
`include "folder/sub.sv"
module top;
sub sub_i(
.a(),
.b()
...
ファイル拡張子.v
は、Verilogコンパイルに使用されます。コンパイラは、Verilog 2005までの最新の標準を使用する必要があります。.sv
拡張子はSystemVerilog用です。 2009年にVerilogが置き換えられました。ファイル拡張子により、コンパイラはSystemVerilogに切り替わります。